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CAT9552
External Reset Operation
The CAT9552 registers and the I 2 C state machine are
initialized to their default state when the RESET input is
held low for a minimum of t W . CAT9552’s registers will be
held in their default state until RESET returns to a logic
HIGH state. The external Reset timing is shown in
Figure 12.
Power ? On Reset Operation
The CAT9552 incorporates Power ? On Reset (POR)
circuitry which protects the internal logic against powering
up in the wrong state. The device is in a reset state for V CC
less than the internal POR threshold level (V POR ). When
V CC exceeds the V POR level, the reset state is released and
the CAT9552 internal state machine and registers are
initialized to their default state. Thereafter V CC must be
taken below 0.2 V to reset the device.
Slave Address
Data From Port
Data From Port
SDA
S
1
1
0
0 A2 A1 A0
A
DATA 1
A
DATA 4
NA P
READ FROM
PORT
Start Condition
R/W
Acknowledge
From Slave
Acknowledge
From Master
No Acknowledge
From Master
Stop
Condition
DATA INTO
PORT
DATA 1
DATA 2
DATA 3
DATA 4
t ph
t ps
Figure 11. Read Input Port Register Timing Diagram
SCL
START
ACK OR READ CYCLE
SDA
30%
t RESET
RESET
50%
t REC
50%
t W
50%
t RESET
LEDx
Figure 12. RESET Timing Diagram
http://onsemi.com
10
50% LED OFF
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